歩留まりやI/O回路の動作等を評価する目的で、大規模リングオシレータ回路を設計し、マイクロ化総合技術センターの２層配線CMOSプロセスにより設計・試作した。チップサイズは2.4mm角、L型20パッド。１チップ内に、281段、601段、1201段、2501段の４種類のリングオシレータ（FO＝1）を含み、アナログI/O回路を通して出力される。デジタルI/Oについても同時に設計し、4bit加算回路に用いた。ウエハー面内の61ショットに対して、プローブカードによる測定により、歩留まり等の評価を行った。
　本回路は、設計実習における例題回路の一つであり、設計セミナー受講者、及び設計登録者は、本PLLの設計データ（PDK、回路、レイアウト）へのアクセスが可能。設計セミナーへの申し込み・お問い合わせはこちらから。

• 設計者：小池洋紀（CMSスタッフ）
• 設計期間：回路設計：２週間、レイアウト設計：２週間
• 試作費用：160,000円(2.4mm角、10 Chip)
• 使用ツール：NS-tools (回路設計、SPICE)、KLayout (レイアウト設計、DRC/LVS)