マイクロ化総合技術センターで試作可能な1.0um CMOS 2層配線ルールで、LSIの設計を行い、センターで試作し、自身で評価までを行います。未経験者でも、遠隔による設計指導とサポートにより、LSIチップを完成させます。トランジスタレベルの回路設計、回路シミュレーション、レイアウト設計、レイアウト検証等の設計ツールは全てWebベースの内製ソフトを利用します。測定も在宅で可能な簡易測定環境を使用します。リングオシレータから、演算回路、アンプ、メモリ（SRAM/ DRAM）、PLL、AD/DA、イメージセンサ等の例題回路、または、オリジナル設計のLSIを開発します （教育機関へはウエハー状態でも提供可）。

　独自デバイスの企画、設計、試作、評価をリスキリングすることで、中高生～大学～社会人まで、半導体を熟知した新世代デジタル人材を育成します。設計セミナーへの申し込み・お問い合わせはこちらから。

利用料金（セミナー受講）：

• CMOS集積回路設計セミナー受講料：99,800円 (パッド付TEG : 350um x 700um 試作１回込)
• CMOS集積回路設計・開発セミナー受講料：169,800円 (1.2mm x 2.4mm, 10-Chip 試作１回込)

利用料金（試作のみ※）：

• 設計者登録料：40,000円/年/人 （PDK、教育コンテンツ、設計ライブラリ、ツール等へのアクセス権）
• チップ試作費：80,000円 （1.2mm x 2.4mm、10 Chip）
• チップ試作費：160,000円 （2.4mm x 2.4mm、10 Chip）
• ウエハー試作費：3,000,000円 （4インチウエハー１枚, 9.8mm角 ｘ 61-Shot、レチクル代込）

※CMOS集積回路設計セミナー/集積回路設計・開発セミナーの受講済者を対象

設計・開発事例：

• 16逓倍PLL (Phase-Locked-Loop)回路
• 4ビット加算回路
• デバイス評価用大規模リングオシレータ