周波数16逓倍のチャージポンプ型アナログPLLを、マイクロ化総合技術センターの２層配線CMOSプロセスにより設計・試作した。チップサイズは2.4mm角、L型20パッド。プローブカードにより、PLLのロック動作を確認した。
設計実習における例題回路の一つであり、設計セミナー受講者、及び設計登録者は、本PLLの設計データ（PDK、回路、レイアウト）へのアクセスが可能。設計セミナーへの申し込み・お問い合わせはこちらから。

• 設計者：小池洋紀（CMSスタッフ）
• 設計期間：回路設計：１週間、レイアウト設計：２週間
• 試作費用：160,000円(2.4mm角、10 Chip)
• 使用ツール：NS-tools (回路設計、SPICE)、KLayout (レイアウト設計、DRC/LVS)